Fitter report for ProjetoULA_Display
Thu Oct 15 17:26:45 2009
Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Device Options
  5. Input Pins
  6. Output Pins
  7. All Package Pins
  8. Cascade Chains
  9. Non-Global High Fan-Out Signals
 10. LAB
 11. Local Routing Interconnect
 12. LAB External Interconnect
 13. Row Interconnect
 14. LAB Column Interconnect
 15. LAB Column Interconnect
 16. Fitter Resource Usage Summary
 17. Fitter Resource Utilization by Entity
 18. Delay Chain Summary
 19. Pin-Out File
 20. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2008 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Fitter Summary                                                   ;
+-----------------------+------------------------------------------+
; Fitter Status         ; Successful - Thu Oct 15 17:26:45 2009    ;
; Quartus II Version    ; 8.0 Build 215 05/29/2008 SJ Full Version ;
; Revision Name         ; ProjetoULA_Display                       ;
; Top-level Entity Name ; ProjetoULA_Display                       ;
; Family                ; FLEX10K                                  ;
; Device                ; EPF10K20RC240-4                          ;
; Timing Models         ; Final                                    ;
; Total logic elements  ; 45 / 1,152 ( 4 % )                       ;
; Total pins            ; 27 / 189 ( 14 % )                        ;
; Total memory bits     ; 0 / 12,288 ( 0 % )                       ;
+-----------------------+------------------------------------------+


+------------------------------------------------------------------------------------------------------+
; Fitter Settings                                                                                      ;
+------------------------------------------------------------+--------------------+--------------------+
; Option                                                     ; Setting            ; Default Value      ;
+------------------------------------------------------------+--------------------+--------------------+
; Device                                                     ; EPF10K20RC240-4    ;                    ;
; Fitter Effort                                              ; Standard Fit       ; Auto Fit           ;
; Use smart compilation                                      ; Off                ; Off                ;
; Use TimeQuest Timing Analyzer                              ; Off                ; Off                ;
; Router Timing Optimization Level                           ; Normal             ; Normal             ;
; Placement Effort Multiplier                                ; 1.0                ; 1.0                ;
; Router Effort Multiplier                                   ; 1.0                ; 1.0                ;
; Optimize Timing                                            ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing                 ; On                 ; On                 ;
; Limit to One Fitting Attempt                               ; Off                ; Off                ;
; Final Placement Optimizations                              ; Automatically      ; Automatically      ;
; Fitter Aggressive Routability Optimizations                ; Automatically      ; Automatically      ;
; Fitter Initial Placement Seed                              ; 1                  ; 1                  ;
; Slow Slew Rate                                             ; Off                ; Off                ;
; Auto Global Memory Control Signals                         ; Off                ; Off                ;
; Logic Cell Insertion - Individual Logic Cells              ; On                 ; On                 ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On                 ; On                 ;
; Auto Global Clock                                          ; On                 ; On                 ;
; Auto Global Output Enable                                  ; On                 ; On                 ;
; Auto Global Register Control Signals                       ; On                 ; On                 ;
+------------------------------------------------------------+--------------------+--------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; nWS, nRS, nCS, CS                            ; Unreserved               ;
; RDYnBUSY                                     ; Unreserved               ;
; Data[7..1]                                   ; Unreserved               ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                             ;
+--------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name   ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+--------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Sel[0] ; 29    ;  C  ; --   ; 16      ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; B[3]   ; 36    ;  D  ; --   ; 7       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; A[2]   ; 40    ;  E  ; --   ; 5       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; A[1]   ; 39    ;  D  ; --   ; 5       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; A[0]   ; 38    ;  D  ; --   ; 5       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; B[0]   ; 33    ;  D  ; --   ; 7       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; B[1]   ; 34    ;  D  ; --   ; 7       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; B[2]   ; 35    ;  D  ; --   ; 6       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; A[3]   ; 41    ;  E  ; --   ; 6       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; Sel[2] ; 45    ;  E  ; --   ; 12      ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
; Sel[1] ; 28    ;  C  ; --   ; 12      ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
+--------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                             ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name        ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Over        ; 206   ; --  ; 11   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Statu       ; 31    ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[6] ; 151   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[5] ; 148   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[4] ; 146   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[3] ; 149   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[2] ; 103   ; --  ; 8    ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[1] ; 144   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display1[0] ; 147   ;  D  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[6] ; 101   ; --  ; 9    ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[5] ; 55    ;  F  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[4] ; 174   ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[3] ; 200   ; --  ; 9    ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[2] ; 128   ;  F  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[1] ; 95    ; --  ; 12   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; Display2[0] ; 44    ;  E  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+


+------------------------------------+
; All Package Pins                   ;
+-------+-------------+--------------+
; Pin # ; Usage       ; I/O Standard ;
+-------+-------------+--------------+
; 1     ; #TCK        ;              ;
; 2     ; ^CONF_DONE  ;              ;
; 3     ; ^nCEO       ;              ;
; 4     ; #TDO        ;              ;
; 5     ; VCC_INT     ;              ;
; 6     ; GND*        ;              ;
; 7     ; GND*        ;              ;
; 8     ; GND*        ;              ;
; 9     ; GND*        ;              ;
; 10    ; GND_INT     ;              ;
; 11    ; GND*        ;              ;
; 12    ; GND*        ;              ;
; 13    ; GND*        ;              ;
; 14    ; GND*        ;              ;
; 15    ; GND*        ;              ;
; 16    ; VCC_INT     ;              ;
; 17    ; GND*        ;              ;
; 18    ; GND*        ;              ;
; 19    ; GND*        ;              ;
; 20    ; GND*        ;              ;
; 21    ; GND*        ;              ;
; 22    ; GND_INT     ;              ;
; 23    ; GND*        ;              ;
; 24    ; GND*        ;              ;
; 25    ; GND*        ;              ;
; 26    ; GND*        ;              ;
; 27    ; VCC_INT     ;              ;
; 28    ; Sel[1]      ; TTL          ;
; 29    ; Sel[0]      ; TTL          ;
; 30    ; GND*        ;              ;
; 31    ; Statu       ; TTL          ;
; 32    ; GND_INT     ;              ;
; 33    ; B[0]        ; TTL          ;
; 34    ; B[1]        ; TTL          ;
; 35    ; B[2]        ; TTL          ;
; 36    ; B[3]        ; TTL          ;
; 37    ; VCC_INT     ;              ;
; 38    ; A[0]        ; TTL          ;
; 39    ; A[1]        ; TTL          ;
; 40    ; A[2]        ; TTL          ;
; 41    ; A[3]        ; TTL          ;
; 42    ; GND_INT     ;              ;
; 43    ; GND*        ;              ;
; 44    ; Display2[0] ; TTL          ;
; 45    ; Sel[2]      ; TTL          ;
; 46    ; GND*        ;              ;
; 47    ; VCC_INT     ;              ;
; 48    ; GND*        ;              ;
; 49    ; GND*        ;              ;
; 50    ; GND*        ;              ;
; 51    ; GND*        ;              ;
; 52    ; GND_INT     ;              ;
; 53    ; GND*        ;              ;
; 54    ; GND*        ;              ;
; 55    ; Display2[5] ; TTL          ;
; 56    ; GND*        ;              ;
; 57    ; VCC_INT     ;              ;
; 58    ; #TMS        ;              ;
; 59    ; #TRST       ;              ;
; 60    ; ^nSTATUS    ;              ;
; 61    ; GND*        ;              ;
; 62    ; GND*        ;              ;
; 63    ; GND*        ;              ;
; 64    ; GND*        ;              ;
; 65    ; GND*        ;              ;
; 66    ; GND*        ;              ;
; 67    ; GND*        ;              ;
; 68    ; GND*        ;              ;
; 69    ; GND_INT     ;              ;
; 70    ; GND*        ;              ;
; 71    ; GND*        ;              ;
; 72    ; GND*        ;              ;
; 73    ; GND*        ;              ;
; 74    ; GND*        ;              ;
; 75    ; GND*        ;              ;
; 76    ; GND*        ;              ;
; 77    ; VCC_INT     ;              ;
; 78    ; GND*        ;              ;
; 79    ; GND*        ;              ;
; 80    ; GND*        ;              ;
; 81    ; GND*        ;              ;
; 82    ; GND*        ;              ;
; 83    ; GND*        ;              ;
; 84    ; GND*        ;              ;
; 85    ; GND_INT     ;              ;
; 86    ; GND*        ;              ;
; 87    ; GND*        ;              ;
; 88    ; GND*        ;              ;
; 89    ; VCC_INT     ;              ;
; 90    ; GND+        ;              ;
; 91    ; GND+        ;              ;
; 92    ; GND+        ;              ;
; 93    ; GND_INT     ;              ;
; 94    ; GND*        ;              ;
; 95    ; Display2[1] ; TTL          ;
; 96    ; VCC_INT     ;              ;
; 97    ; GND*        ;              ;
; 98    ; GND*        ;              ;
; 99    ; GND*        ;              ;
; 100   ; GND*        ;              ;
; 101   ; Display2[6] ; TTL          ;
; 102   ; GND*        ;              ;
; 103   ; Display1[2] ; TTL          ;
; 104   ; GND_INT     ;              ;
; 105   ; GND*        ;              ;
; 106   ; GND*        ;              ;
; 107   ; GND*        ;              ;
; 108   ; GND*        ;              ;
; 109   ; GND*        ;              ;
; 110   ; GND*        ;              ;
; 111   ; GND*        ;              ;
; 112   ; VCC_INT     ;              ;
; 113   ; GND*        ;              ;
; 114   ; GND*        ;              ;
; 115   ; GND*        ;              ;
; 116   ; GND*        ;              ;
; 117   ; GND*        ;              ;
; 118   ; GND*        ;              ;
; 119   ; GND*        ;              ;
; 120   ; GND*        ;              ;
; 121   ; ^nCONFIG    ;              ;
; 122   ; VCC_INT     ;              ;
; 123   ; ^MSEL1      ;              ;
; 124   ; ^MSEL0      ;              ;
; 125   ; GND_INT     ;              ;
; 126   ; GND*        ;              ;
; 127   ; GND*        ;              ;
; 128   ; Display2[2] ; TTL          ;
; 129   ; GND*        ;              ;
; 130   ; VCC_INT     ;              ;
; 131   ; GND*        ;              ;
; 132   ; GND*        ;              ;
; 133   ; GND*        ;              ;
; 134   ; GND*        ;              ;
; 135   ; GND_INT     ;              ;
; 136   ; GND*        ;              ;
; 137   ; GND*        ;              ;
; 138   ; GND*        ;              ;
; 139   ; GND*        ;              ;
; 140   ; VCC_INT     ;              ;
; 141   ; GND*        ;              ;
; 142   ; GND*        ;              ;
; 143   ; GND*        ;              ;
; 144   ; Display1[1] ; TTL          ;
; 145   ; GND_INT     ;              ;
; 146   ; Display1[4] ; TTL          ;
; 147   ; Display1[0] ; TTL          ;
; 148   ; Display1[5] ; TTL          ;
; 149   ; Display1[3] ; TTL          ;
; 150   ; VCC_INT     ;              ;
; 151   ; Display1[6] ; TTL          ;
; 152   ; GND*        ;              ;
; 153   ; GND*        ;              ;
; 154   ; GND*        ;              ;
; 155   ; GND_INT     ;              ;
; 156   ; GND*        ;              ;
; 157   ; GND*        ;              ;
; 158   ; GND*        ;              ;
; 159   ; GND*        ;              ;
; 160   ; VCC_INT     ;              ;
; 161   ; GND*        ;              ;
; 162   ; GND*        ;              ;
; 163   ; GND*        ;              ;
; 164   ; GND*        ;              ;
; 165   ; GND_INT     ;              ;
; 166   ; GND*        ;              ;
; 167   ; GND*        ;              ;
; 168   ; GND*        ;              ;
; 169   ; GND*        ;              ;
; 170   ; VCC_INT     ;              ;
; 171   ; GND*        ;              ;
; 172   ; GND*        ;              ;
; 173   ; GND*        ;              ;
; 174   ; Display2[4] ; TTL          ;
; 175   ; GND*        ;              ;
; 176   ; GND_INT     ;              ;
; 177   ; #TDI        ;              ;
; 178   ; ^nCE        ;              ;
; 179   ; ^DCLK       ;              ;
; 180   ; ^DATA0      ;              ;
; 181   ; GND*        ;              ;
; 182   ; GND*        ;              ;
; 183   ; GND*        ;              ;
; 184   ; GND*        ;              ;
; 185   ; GND*        ;              ;
; 186   ; GND*        ;              ;
; 187   ; GND*        ;              ;
; 188   ; GND*        ;              ;
; 189   ; VCC_INT     ;              ;
; 190   ; GND*        ;              ;
; 191   ; GND*        ;              ;
; 192   ; GND*        ;              ;
; 193   ; GND*        ;              ;
; 194   ; GND*        ;              ;
; 195   ; GND*        ;              ;
; 196   ; GND*        ;              ;
; 197   ; GND_INT     ;              ;
; 198   ; GND*        ;              ;
; 199   ; GND*        ;              ;
; 200   ; Display2[3] ; TTL          ;
; 201   ; GND*        ;              ;
; 202   ; GND*        ;              ;
; 203   ; GND*        ;              ;
; 204   ; GND*        ;              ;
; 205   ; VCC_INT     ;              ;
; 206   ; Over        ; TTL          ;
; 207   ; GND*        ;              ;
; 208   ; GND*        ;              ;
; 209   ; GND*        ;              ;
; 210   ; GND+        ;              ;
; 211   ; GND+        ;              ;
; 212   ; GND+        ;              ;
; 213   ; GND*        ;              ;
; 214   ; GND*        ;              ;
; 215   ; GND*        ;              ;
; 216   ; GND_INT     ;              ;
; 217   ; GND*        ;              ;
; 218   ; GND*        ;              ;
; 219   ; GND*        ;              ;
; 220   ; GND*        ;              ;
; 221   ; GND*        ;              ;
; 222   ; GND*        ;              ;
; 223   ; GND*        ;              ;
; 224   ; VCC_INT     ;              ;
; 225   ; GND*        ;              ;
; 226   ; GND*        ;              ;
; 227   ; GND*        ;              ;
; 228   ; GND*        ;              ;
; 229   ; GND*        ;              ;
; 230   ; GND*        ;              ;
; 231   ; GND*        ;              ;
; 232   ; GND_INT     ;              ;
; 233   ; GND*        ;              ;
; 234   ; GND*        ;              ;
; 235   ; GND*        ;              ;
; 236   ; GND*        ;              ;
; 237   ; GND*        ;              ;
; 238   ; GND*        ;              ;
; 239   ; GND*        ;              ;
; 240   ; GND*        ;              ;
+-------+-------------+--------------+


+----------------+
; Cascade Chains ;
+--------+-------+
; Length ; Count ;
+--------+-------+
; 2      ; 3     ;
+--------+-------+


+---------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                 ;
+-----------------------------------------------------------------------+---------+
; Name                                                                  ; Fan-Out ;
+-----------------------------------------------------------------------+---------+
; Sel[0]                                                                ; 16      ;
; Sel[2]                                                                ; 12      ;
; Sel[1]                                                                ; 12      ;
; ULA:inst|MuxVetor:inst|mux8-1:inst|inst21~163                         ; 11      ;
; ULA:inst|MuxVetor:inst|mux8-1:inst1|inst21~511                        ; 9       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst3|inst21~533                        ; 9       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst2|inst21~486                        ; 8       ;
; B[0]                                                                  ; 7       ;
; B[1]                                                                  ; 7       ;
; B[3]                                                                  ; 7       ;
; B[2]                                                                  ; 6       ;
; A[3]                                                                  ; 6       ;
; A[0]                                                                  ; 5       ;
; A[2]                                                                  ; 5       ;
; A[1]                                                                  ; 5       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst3|inst21~534                        ; 3       ;
; Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst10|inst3~24 ; 2       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst10|inst5~99    ; 2       ;
; ULA:inst|Somador_subtrator:Comple|inst4~0                             ; 2       ;
; ULA:inst|Somador_subtrator:Comple|Somador1bit:inst9|inst3~17          ; 2       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst9|inst5~33     ; 2       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst|inst21~161                         ; 2       ;
; ULA:inst|A_menor_B4bit:inst14|A_menor_B:inst2|inst5~140               ; 2       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst8|inst5~5      ; 2       ;
; ULA:inst|A_menor_B4bit:inst15|A_menor_B:inst2|inst5~140               ; 2       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst|inst21~162                         ; 2       ;
; Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst10|inst2~52 ; 2       ;
; Display_Ula:inst3|Decod_Display:inst|displayC:inst2|inst2~0           ; 1       ;
; Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst10|inst2~53 ; 1       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst2|inst21~484                        ; 1       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst10|inst2~1     ; 1       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst11|inst2~1     ; 1       ;
; ULA:inst|Somador_subtrator:Somador_sub|inst12~32                      ; 1       ;
; ULA:inst|A_menor_B4bit:inst14|A_menor_B:inst1|inst5~57                ; 1       ;
; Display_Ula:inst3|Decod_Display:inst|DIsplayG:inst11|inst~48          ; 1       ;
; ULA:inst|A_menor_B4bit:inst15|A_menor_B:inst1|inst5~57                ; 1       ;
; ULA:inst|mux8-1:inst18|inst16~7                                       ; 1       ;
; ULA:inst|inst2~56                                                     ; 1       ;
; ULA:inst|mux8-1:inst18|inst21~196                                     ; 1       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst1|inst21~514                        ; 1       ;
; Display_Ula:inst3|Decod_Display:inst|DisplayE:inst9|inst1~17          ; 1       ;
; Display_Ula:inst3|Decod_Display:inst|displayB:inst1|inst7~1           ; 1       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst3|inst21~537                        ; 1       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst1|inst21~513                        ; 1       ;
; Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst9|inst2~65  ; 1       ;
; Display_Ula:inst3|Decod_Display:inst|DisplayF:inst10|inst~54          ; 1       ;
; ULA:inst|MuxVetor:inst|mux8-1:inst2|inst21~485                        ; 1       ;
; ULA:inst|mux8-1:inst18|inst21~198                                     ; 1       ;
; Display_Ula:inst3|Decod_Display:inst|displayA:inst|inst~12            ; 1       ;
; ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst9|inst2~41     ; 1       ;
+-----------------------------------------------------------------------+---------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 137            ;
; 1                        ; 1              ;
; 2                        ; 0              ;
; 3                        ; 0              ;
; 4                        ; 0              ;
; 5                        ; 1              ;
; 6                        ; 0              ;
; 7                        ; 1              ;
; 8                        ; 4              ;
+--------------------------+----------------+


+----------------------------------------------+
; Local Routing Interconnect                   ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0                           ; 138            ;
; 1                           ; 1              ;
; 2                           ; 0              ;
; 3                           ; 2              ;
; 4                           ; 1              ;
; 5                           ; 1              ;
; 6                           ; 1              ;
+-----------------------------+----------------+


+---------------------------------------------+
; LAB External Interconnect                   ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0                          ; 137            ;
; 1                          ; 0              ;
; 2                          ; 0              ;
; 3                          ; 1              ;
; 4                          ; 1              ;
; 5                          ; 0              ;
; 6                          ; 0              ;
; 7                          ; 1              ;
; 8                          ; 1              ;
; 9                          ; 2              ;
; 10                         ; 0              ;
; 11                         ; 1              ;
+----------------------------+----------------+


+----------------------------------------------------------------------------------------+
; Row Interconnect                                                                       ;
+-------+-------------------+-----------------------------+------------------------------+
; Row   ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
;  A    ;  0 / 96 ( 0 % )   ;  0 / 48 ( 0 % )             ;  0 / 48 ( 0 % )              ;
;  B    ;  0 / 96 ( 0 % )   ;  0 / 48 ( 0 % )             ;  0 / 48 ( 0 % )              ;
;  C    ;  2 / 96 ( 2 % )   ;  0 / 48 ( 0 % )             ;  0 / 48 ( 0 % )              ;
;  D    ;  12 / 96 ( 13 % ) ;  22 / 48 ( 46 % )           ;  0 / 48 ( 0 % )              ;
;  E    ;  3 / 96 ( 3 % )   ;  0 / 48 ( 0 % )             ;  0 / 48 ( 0 % )              ;
;  F    ;  0 / 96 ( 0 % )   ;  0 / 48 ( 0 % )             ;  0 / 48 ( 0 % )              ;
; Total ;  17 / 576 ( 3 % ) ;  22 / 288 ( 8 % )           ;  0 / 288 ( 0 % )             ;
+-------+-------------------+-----------------------------+------------------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  0 / 24 ( 0 % )   ;
; 2     ;  0 / 24 ( 0 % )   ;
; 3     ;  0 / 24 ( 0 % )   ;
; 4     ;  0 / 24 ( 0 % )   ;
; 5     ;  0 / 24 ( 0 % )   ;
; 6     ;  0 / 24 ( 0 % )   ;
; 7     ;  0 / 24 ( 0 % )   ;
; 8     ;  2 / 24 ( 8 % )   ;
; 9     ;  2 / 24 ( 8 % )   ;
; 10    ;  0 / 24 ( 0 % )   ;
; 11    ;  1 / 24 ( 4 % )   ;
; 12    ;  0 / 24 ( 0 % )   ;
; 13    ;  0 / 24 ( 0 % )   ;
; 14    ;  0 / 24 ( 0 % )   ;
; 15    ;  0 / 24 ( 0 % )   ;
; 16    ;  0 / 24 ( 0 % )   ;
; 17    ;  0 / 24 ( 0 % )   ;
; 18    ;  0 / 24 ( 0 % )   ;
; 19    ;  0 / 24 ( 0 % )   ;
; 20    ;  0 / 24 ( 0 % )   ;
; 21    ;  1 / 24 ( 4 % )   ;
; 22    ;  0 / 24 ( 0 % )   ;
; 23    ;  1 / 24 ( 4 % )   ;
; 24    ;  1 / 24 ( 4 % )   ;
; Total ;  8 / 576 ( 1 % )  ;
+-------+-------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  0 / 24 ( 0 % )   ;
; Total ;  0 / 24 ( 0 % )   ;
+-------+-------------------+


+--------------------------------------------------------+
; Fitter Resource Usage Summary                          ;
+-----------------------------------+--------------------+
; Resource                          ; Usage              ;
+-----------------------------------+--------------------+
; Total logic elements              ; 45 / 1,152 ( 4 % ) ;
; Registers                         ; 0 / 1,152 ( 0 % )  ;
; Logic elements in carry chains    ; 0                  ;
; User inserted logic elements      ; 0                  ;
; I/O pins                          ; 27 / 189 ( 14 % )  ;
;     -- Clock pins                 ; 0 / 0 ( -- )       ;
;     -- Dedicated input pins       ; 0 / 4 ( 0 % )      ;
; Global signals                    ; 0                  ;
; EABs                              ; 0 / 6 ( 0 % )      ;
; Total memory bits                 ; 0 / 12,288 ( 0 % ) ;
; Total RAM block bits              ; 0 / 12,288 ( 0 % ) ;
; Maximum fan-out node              ; Sel[0]             ;
; Maximum fan-out                   ; 16                 ;
; Highest non-global fan-out signal ; Sel[0]             ;
; Highest non-global fan-out        ; 16                 ;
; Total fan-out                     ; 179                ;
; Average fan-out                   ; 2.49               ;
+-----------------------------------+--------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                          ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node            ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                              ; Library Name ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------+--------------+
; |ProjetoULA_Display                   ; 45 (0)      ; 0            ; 0           ; 27   ; 45 (0)       ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display                                                              ; work         ;
;    |Display_Ula:inst3|                ; 12 (0)      ; 0            ; 0           ; 0    ; 12 (0)       ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3                                            ; work         ;
;       |Decod_Display:inst|            ; 8 (0)       ; 0            ; 0           ; 0    ; 8 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst                         ; work         ;
;          |DIsplayG:inst11|            ; 2 (2)       ; 0            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|DIsplayG:inst11         ; work         ;
;          |DisplayE:inst9|             ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|DisplayE:inst9          ; work         ;
;          |DisplayF:inst10|            ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|DisplayF:inst10         ; work         ;
;          |displayA:inst|              ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|displayA:inst           ; work         ;
;          |displayB:inst1|             ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|displayB:inst1          ; work         ;
;          |displayC:inst2|             ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|displayC:inst2          ; work         ;
;          |displayD:inst3|             ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Decod_Display:inst|displayD:inst3          ; work         ;
;       |Somador_subtrator:inst3|       ; 4 (0)       ; 0            ; 0           ; 0    ; 4 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Somador_subtrator:inst3                    ; work         ;
;          |Somador1bit:inst10|         ; 3 (3)       ; 0            ; 0           ; 0    ; 3 (3)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst10 ; work         ;
;          |Somador1bit:inst9|          ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|Display_Ula:inst3|Somador_subtrator:inst3|Somador1bit:inst9  ; work         ;
;    |ULA:inst|                         ; 33 (2)      ; 0            ; 0           ; 0    ; 33 (2)       ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst                                                     ; work         ;
;       |A_menor_B4bit:inst14|          ; 2 (0)       ; 0            ; 0           ; 0    ; 2 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst14                                ; work         ;
;          |A_menor_B:inst1|            ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst14|A_menor_B:inst1                ; work         ;
;          |A_menor_B:inst2|            ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst14|A_menor_B:inst2                ; work         ;
;       |A_menor_B4bit:inst15|          ; 2 (0)       ; 0            ; 0           ; 0    ; 2 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst15                                ; work         ;
;          |A_menor_B:inst1|            ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst15|A_menor_B:inst1                ; work         ;
;          |A_menor_B:inst2|            ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|A_menor_B4bit:inst15|A_menor_B:inst2                ; work         ;
;       |MuxVetor:inst|                 ; 14 (0)      ; 0            ; 0           ; 0    ; 14 (0)       ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|MuxVetor:inst                                       ; work         ;
;          |mux8-1:inst1|               ; 3 (3)       ; 0            ; 0           ; 0    ; 3 (3)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|MuxVetor:inst|mux8-1:inst1                          ; work         ;
;          |mux8-1:inst2|               ; 3 (3)       ; 0            ; 0           ; 0    ; 3 (3)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|MuxVetor:inst|mux8-1:inst2                          ; work         ;
;          |mux8-1:inst3|               ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|MuxVetor:inst|mux8-1:inst3                          ; work         ;
;          |mux8-1:inst|                ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|MuxVetor:inst|mux8-1:inst                           ; work         ;
;       |Somador_subtrator:Comple|      ; 2 (1)       ; 0            ; 0           ; 0    ; 2 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Comple                            ; work         ;
;          |Somador1bit:inst9|          ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Comple|Somador1bit:inst9          ; work         ;
;       |Somador_subtrator:Somador_sub| ; 7 (1)       ; 0            ; 0           ; 0    ; 7 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Somador_sub                       ; work         ;
;          |Somador1bit:inst10|         ; 2 (2)       ; 0            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst10    ; work         ;
;          |Somador1bit:inst11|         ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst11    ; work         ;
;          |Somador1bit:inst8|          ; 1 (1)       ; 0            ; 0           ; 0    ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst8     ; work         ;
;          |Somador1bit:inst9|          ; 2 (2)       ; 0            ; 0           ; 0    ; 2 (2)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|Somador_subtrator:Somador_sub|Somador1bit:inst9     ; work         ;
;       |mux8-1:inst18|                 ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |ProjetoULA_Display|ULA:inst|mux8-1:inst18                                       ; work         ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------+
; Delay Chain Summary                  ;
+-------------+----------+-------------+
; Name        ; Pin Type ; Pad to Core ;
+-------------+----------+-------------+
; Sel[0]      ; Input    ; OFF         ;
; B[3]        ; Input    ; OFF         ;
; A[2]        ; Input    ; OFF         ;
; A[1]        ; Input    ; OFF         ;
; A[0]        ; Input    ; OFF         ;
; B[0]        ; Input    ; OFF         ;
; B[1]        ; Input    ; OFF         ;
; B[2]        ; Input    ; OFF         ;
; A[3]        ; Input    ; OFF         ;
; Sel[2]      ; Input    ; OFF         ;
; Sel[1]      ; Input    ; OFF         ;
; Over        ; Output   ; OFF         ;
; Statu       ; Output   ; OFF         ;
; Display1[6] ; Output   ; OFF         ;
; Display1[5] ; Output   ; OFF         ;
; Display1[4] ; Output   ; OFF         ;
; Display1[3] ; Output   ; OFF         ;
; Display1[2] ; Output   ; OFF         ;
; Display1[1] ; Output   ; OFF         ;
; Display1[0] ; Output   ; OFF         ;
; Display2[6] ; Output   ; OFF         ;
; Display2[5] ; Output   ; OFF         ;
; Display2[4] ; Output   ; OFF         ;
; Display2[3] ; Output   ; OFF         ;
; Display2[2] ; Output   ; OFF         ;
; Display2[1] ; Output   ; OFF         ;
; Display2[0] ; Output   ; OFF         ;
+-------------+----------+-------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in S:/quar/ProjetoULA_Display.pin.


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 8.0 Build 215 05/29/2008 SJ Full Version
    Info: Processing started: Thu Oct 15 17:26:39 2009
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off ProjetoULA_Display -c ProjetoULA_Display
Info: Selected device EPF10K20RC240-4 for design "ProjetoULA_Display"
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
    Info: Assuming a global fmax requirement of 1000 MHz
    Info: Not setting a global tsu requirement
    Info: Not setting a global tco requirement
    Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Thu Oct 15 2009 at 17:26:43
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Peak virtual memory: 198 megabytes
    Info: Processing ended: Thu Oct 15 17:26:45 2009
    Info: Elapsed time: 00:00:06
    Info: Total CPU time (on all processors): 00:00:03


