Programação em C - Capítulo 1

Organização Estruturada de Computador

Aula6

Nível da Lógica Digital - Parte II

Nesta aula abordaremos com mais detalhes o nível da lógica digital ou seja o hardware do computador.

O texto abaixo é um resumo das seções 3.4 a 3.7 do capítulo 3 do livro: Organização Estruturada de Computadores de Andrew S. Tanenbaum, 4a Edição, 2001. As figuras do texto foram obtidas do material disponibilizado na internet pelo autor desse mesmo livro.

Importante: O resumo abaixo deve ser complementado, pelo aluno, com a leitura do texto original do livro.

Largura do barramento

Temporização do barramento
Arbitragem do barramento
Operações no barramento

Exercícios

Chips Processadores

Todos os processadores atuais estão encapsulados em um único chip
Os pinos de 1 chip processador:

podem ser divididos em 3 tipos: endereços, dados e controle (veja figura 3.33)

estão conectados aos pinos de memória e de dispositivos de E/S através de fios paralelos chamados barramento

Fig 3.33 Pinagem lógica de um processador genérico. As setas indicam os sinais de entrada e os sinais de saída. As pequenas linhas na diagonal indicam que esse sinal usa vários pinos. No caso de um processador real, em cima da linha diagonal aparece um número para indicar quantos são os pinos usados

Um chip processador

com m pinos de endereço, pode acessar 2^m posições de memória
com n pinos de dados pode ler ou escrever uma palavra de n bits em 1 única operação envolvendo a memória
tem pinos de contrôle que podem ser agrupados, a grosso modo, em:

controle de barramento: gerados, em geral, pelo processador para controle do sistema, dizendo o que ele quer que seja feito
interrupções: são, em geral, sinais de entrada no processador contendo sinais de dispositivos de E/S que querem "chamar a atençao" do processador
arbitragem de barramento: sinais que regulam o tráfego do barramento. Evita que 2 dispositivos de E/S acessem ao barramento ao mesmo tempo
sinalização para co-processador: usado quando existe co-processador de ponto flutuante
status
miscelaneous

se comunica com a memória e os dispositivos de E/S colocando e lendo sinais digitais no/do barramento

Para exemplificar, na busca de uma instrução na memória:

    O processador:

Coloca endereço da memória nos pinos de endereço

Envia sinal de leitura, pino de controle, para a memória

    A memória:

Coloca dados (instrução) da palavra selecionada nos pinos de dados

Envia sinal de sucesso de leitura, pino de controle, para o processador

    O processador:

Lê instrução está já está disponível nos pinos de dados

Inicia execução da instrução

Barramentos de computadores

Barramento: caminho elétrico comum que liga diversos dispositivos
Barramento podem ser do tipo: (ver figura 3.34)

interno ao processador: transferência de dados entre UAL e registradores
externo ao processador: transferência de dados entre CPU, memória e dispositivos de E/S

Computadores modernos tem controlador de barramento e 2 tipos de barramentos:

proprietário: liga processador à memória
de E/S: liga processador a dispositivos de E/S

Fig 3.34- Sistema de computador com diversos barramentos

Protocolo de barramento

é um conjunto de regras que especificam o funcionamento do barramento

define as regras e especificações, elétricas e mecânicas, de compatibilização de 1 conjunto de dispositivos de E/S, em geral fornecidos por terceiros, com o barramento

Os dispositivos ligados ao barramento pode funcionar como:

mestres: dispositivos ativos, ou seja, que comandam o barramento

escravos: dispositivos passivos, ou seja, não controlam o barramento

Mestre Escravo
Exemplo

Processador
Memória
Busca de instruções e de dados

Processador
Dispositivos de E/S
Início de transferência de dados

Processador
Co-processador
Envio de instruções do processador para o co-processador

E/S
Memória
DMA (acesso direto à memória)

Co-processador
Processador
Co-processador busca operandos no processador

Fig 3.35 Exemplo de funcionamento de dispositivos como mestres e escravos de barramento

Quando os barramentos são longos e com muitos dispositivos usam-se chips amplificadores digitais do tipo:

alimentador (driver) do barramento: liga mestres de barramento com o barramento

receptor do barramento: liga escravos de barramento com o barramento

transceptores do barramento: combinam funcões de alimentador e de receptor para dispositivos que funcionam como mestres e escravos

Importante: O barramento tem linhas de endereços, dados e controle, porém não é necessário o mapeamento 1 para 1 com os pinos do processador. Para compatibilizar sinais e pinos dos processadores são usados chips conhecidos como decodificador de barramento.

Ao se projetar um barramento faz-se necessário considerar os seguintes aspectos: largura, metodologia de temporização, arbitragem e operações possíveis. Esses ítens são tratados nas próximas seções.

Largura de barramento

Linhas de endereçamento no barramento:

O processador usa n linhas de endereço do barramento para endereçar 2ⁿ posições diferentes de memória
Barramentos mais largos (com mais fios) são mais caros pois:

precisam de mais espaço na placa mãe
fios tem que ser mais estreitos
requerem chips processadores com mais pinos (maiores)

A figura abaixo mostra a evolução do número de bits de endereço nos barramentos intel. O 8088 era capaz de endereçar, com 20 bits, apenas 1MB, o 80286, com 24bits, 16 MB e o 80386, com 32 bits, 4GB de memória.

Fig 3.36 Crescimento do barramento de endereços ao longo do tempo

Linhas de dados no barramento:

São linhas usadas para transferência de dados e instruções entre processador, memória e dispositivos de E/S
Para aumentar a banda passante no barramento de dados pode-se:

Aumentar a velocidade de tráfego de dados no barramento

problemas de escorregamento de sinal (velocidades diferentes nas linhas)
problemas de compatibilidade com versões anteriores desse barramento.

Aumentar o número de linhas de dados (8, 16, 32, 64 ou mais bits) - isto é mais usual.

Barramentos multiplexados:

São barramentos que contém 1 único conjunto de fios para endereços e dados.
Usam multiplexador para transmitirem dados e também endereços
Vantagem: barramento com menor número de fios
Desvantagem: mais lentos

Importante: Projetistas de barramento devem considerar essas questões antes de fazerem suas opções

Temporização do barramento

Barramento Síncronos

Funcionam com um clock (oscilador de cristal, de 5 a > 100MHz)

Todas atividades gastam pelo m ciclos inteiros de ciclos de barramento

A figura abaixo mostra um exemplo de leitura de dado pelo processador que segue os seguintes passos:

O processador coloca endereço de memória no barramento, depois da subida de T1 (T1+retardo Tad)

Ativa MREQ' (leia MREQ barrado) e RD' na descida de T1 (T1 + retardos)

A memória ativa WAIT' na subida de T2 para informar que está trabalhando

A memória desativa WAIT' na subida de T3 para dizer que dados estão disponíveis

O processador lê dados, depois da subida de T3 (com retardo Tds)

O processador avisa que leu os dados (MREQ' =1 e RD' = 1) depois da descida de T3+retardo

Fig 3.37 (a) Temporização para uma operação de leitura usando um barramento síncrono (b) Especificação de alguns tempos críticos

Importante: O maior problema com os barramento síncronos é que os dispositivos mais rápidos tem que esperar alguns clocks inteiros para finalização de operações com dispositivos mais lentos

Barramento Assíncronos

Não usam clock mestre para sincronização de operações

    Exemplo de funcionamento de um barramento assíncrono

    Obs: Os dois parágrafos abaixo foram copiados totalmente do livro texto.

    A figura 3.38 mostra o diagrama de tempo de um barramento assíncrono. Em vez de amarrar todos os eventos ao clock, quando o mestre do barramento ativar o endereço, os sinais MREQ' e RD' e tudo mais que for necessário, um sinal especial, conhecido como MSYN' (Master SYNchronization), deve ser ativado. Quando enxerga o MSYN' ativo, o escravo faz seu trabalho o mais rápido que puder. Ao terminar, ele ativa o sinal SSYN' (Slave SYNchronization).
    O sinal SSYN' ativo informa ao mestre que os dados estão disponíveis, fazendo com que o mestre armazene os dados e então negue as linhasde endereçoi, junto com MREQ', RD' e MSYN'. Ao enxergar a negação de MSYN' , o escravo sabe que o ciclo terminou, de modo que ele nega SSYN' , levando o processo de volta à situação original, em que todos os sinais negados aguardam o próximo mestre.

Fig 3.38 Operação de um barramento assíncrono

O barramento assíncrono tem vantagens em relação ao síncrono, porém os síncronos são mais usados pois:

são mais fáceis de construir, não precisam de sinais de sincronização dos mestres e escravos

há uma boa soma de dinheiro investida na tecnologia de barramentos síncronos

Arbitragem do barramento

Questão: O que acontece se dois ou mais dispositivos desejarem tornar-se mestres do barramento ao mesmo tempo?
Solução: Estabelece-se um mecanismo para efetuar a arbitragem do barramento que podem ser mecanismos centralizados ou não centralizados.

        Arbitragem centralizada

        A arbitragem centralizada precisa de um árbitro para controlar o acesso ao barramento

        No esquema apresentado na figura 3.39(a), conhecido como daisy chaining, um único árbitro determina quem será o próximo mestre do barramento. O dispositivo mais próximo do árbitro se torna o mestre do barramento quando a linha de garantia de uso (ligada em série a todos os dispositivos) estiver ativada e o dispositivo quiser usar o barramento. Caso contrário ele libera o sinal para o próximo dispositivo.

        Existem esquemas alternativos, com definição 2 ou mais níveis de prioridade, como mostrado na figura 3.39b para 2 níveis.

Bus request level n - requisição de uso do barramento de nível n
Bus grant level n - garantia de uso do barramento de nível n

Figura 3.39 (a) Árbitro centralizado operando com um nível, usando arbitragem daisy chain. (b) O mesmo árbitro operando com 2 níveis

    Arbitragem descentralizada

        A arbitragem descentralizada não usa árbitro para controlar o acesso ao barramento

        Neste esquema, quando um dispositivo precisar usar o barramento, o dispositivo deve ativar a linha de requisição. Todos os dispositivos monitoram todas as linhas de requisição- portanto, ao final de um ciclo do barramento, cada dispositivo sabe se foi ou não dele a requisição de maior prioridade e, consequentemente, se ele pode ou não usar o barramento do próximo ciclo.

        Este esquema precisa de mais linhas de barramento, mas não precisa pagar o preço de ter um árbitro. O número de dispositivos está limitado ao número de linhas de requisição disponíveis

        A figura 3.40 mostra um esquema alternativo que não precisa de árbitro e funciona de forma similar ao esquema daysy chain.

Figura 3.40 Arbitragem descentralizada do barramento

Operações no barramento

Em geral a transferência nos barramentos envolvem 1 só palavra.

Porém quado existe memória cache é interessante ler-se um bloco de palavras (exemplo: 16 palavras de 32 bits consecutivas. Na transferência em bloco (ver figura 3.41):

dispositivo mestre informa endereçoe e número de palavras
dispositivo escravo coloca no barramento, sequencialmente, as palavras solicitadas

Em ciclos completos para sistema multiprocessamento:

cada processador le_modifica_escreve sem liberar barramento
utilizam-se chips controlador de interrupção (ex chip 8259A): que define qual dos dispositivos tem o direito de usar o barramento.

Figura 3.41 Transferência de um bloco

Exercícios

1. Um matemático espcializado em lógica dirige-se a um restaurante e diz: "Quero um hambúrguer ou um cachorro-quente com fritas." Infelizmente, o cozinheiro não entende muito de lógica matemática e não sabe que o operador "and" tem precedência sobre o operador "or". Quais dos pedidos a seguir podem ser considerados como possíveis interpretações do pddido do matemático? (note que, em inglês, "or" significa "exclusive or".)

a. Um hambúrguer
b. Um cachorro-quente.
c. Batatas fritas.
d. Um cachorro-quente e batatas fritas.
e. Um hambúrguer e batatas fritas.
f. Um cachorro-quente e um hambúrguer.
g. Um hambúrguer, um cachorro-quente e batatas fritas.
h. Nada.

2. Um missionário perdido no sul da Califómia pára em uma encruzilhada da estrada. Ele sabe que o local é freqüentado por duas gangues de motoqueiros, e sabe também que os membros de uma delas sempre dizem a verdade e os membros da outra sempre mentem. Ele deseja saber qual das duas estradas leva à Disneylândia. Qual pergunta ele deve fazer ao membro da gangue que aparecer na estrada de maneira a ter certeza de que a informação dada é correta?
3. Existem quatro funções booleanas de uma única variável e dezesseis de duas variáveis. Quantas são as funções booleanas de três variáveis? E de n variáveis?
4. Use uma tabela-verdade para mostrar que P = (P ANO Q) OR (P ANO NOT Q).
5. Mostre como uma função AND pode ser construída a partir de duas portas NANO.
6. Use a lei de DeMorgan para encontrar o complemento de AB' ( B' é o mesmo que B barrado)
7. Usando o chip multiplexador de três variáveis da Fig. 3.12, implemente uma função cuja saída seja a paridade par de suas entradas, ou seja, a saída é 1 se, e somente se, um número par de entradas for igual a 1.

Mestre	Escravo	Exemplo
Processador	Memória	Busca de instruções e de dados
Processador	Dispositivos de E/S	Início de transferência de dados
Processador	Co-processador	Envio de instruções do processador para o co-processador
E/S	Memória	DMA (acesso direto à memória)
Co-processador	Processador	Co-processador busca operandos no processador