Classic Timing Analyzer report for DecoderSaida
Sun Nov 09 17:13:21 2014
Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Parallel Compilation
  5. tpd
  6. Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2010 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+--------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary                                                                                                  ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time ; From ; To    ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+
; Worst-case tpd               ; N/A   ; None          ; 14.560 ns   ; A[6] ; LedA1 ; --         ; --       ; 0            ;
; Total number of failed paths ;       ;               ;             ;      ;       ;            ;          ; 0            ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                                                            ;
+------------------------------------------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                                                               ; Setting            ; From ; To ; Entity Name ;
+------------------------------------------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                                                                          ; EP2C70F896C6       ;      ;    ;             ;
; Timing Models                                                                                        ; Final              ;      ;    ;             ;
; Default hold multicycle                                                                              ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                                                            ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                                                               ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                                                       ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                                                     ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                                                                ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                                                              ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                                                     ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                                                 ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                                                        ; Off                ;      ;    ;             ;
; Minimum Core Junction Temperature                                                                    ; 0                  ;      ;    ;             ;
; Maximum Core Junction Temperature                                                                    ; 85                 ;      ;    ;             ;
; Number of source nodes to report per destination node                                                ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                                                                ; 10                 ;      ;    ;             ;
; Number of paths to report                                                                            ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                                                         ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                                                               ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                                                           ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                                                         ; On                 ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis                                       ; Off                ;      ;    ;             ;
; Reports worst-case timing paths for each clock domain and analysis                                   ; On                 ;      ;    ;             ;
; Specifies the maximum number of worst-case timing paths to report for each clock domain and analysis ; 100                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation                                  ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                                                           ; Near End           ;      ;    ;             ;
+------------------------------------------------------------------------------------------------------+--------------------+------+----+-------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+---------------------------------------------------------------+
; tpd                                                           ;
+-------+-------------------+-----------------+------+----------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To       ;
+-------+-------------------+-----------------+------+----------+
; N/A   ; None              ; 14.560 ns       ; A[6] ; LedA1    ;
; N/A   ; None              ; 14.550 ns       ; A[6] ; LedG1    ;
; N/A   ; None              ; 14.550 ns       ; A[6] ; LedE1    ;
; N/A   ; None              ; 14.335 ns       ; A[1] ; LedA1    ;
; N/A   ; None              ; 14.325 ns       ; A[1] ; LedG1    ;
; N/A   ; None              ; 14.325 ns       ; A[1] ; LedE1    ;
; N/A   ; None              ; 14.109 ns       ; A[2] ; LedA1    ;
; N/A   ; None              ; 14.099 ns       ; A[2] ; LedG1    ;
; N/A   ; None              ; 14.099 ns       ; A[2] ; LedE1    ;
; N/A   ; None              ; 13.760 ns       ; A[0] ; LedG2    ;
; N/A   ; None              ; 13.361 ns       ; A[0] ; LedC1    ;
; N/A   ; None              ; 13.131 ns       ; A[2] ; LedG2    ;
; N/A   ; None              ; 12.941 ns       ; A[0] ; LedC2    ;
; N/A   ; None              ; 12.888 ns       ; A[1] ; LedC1    ;
; N/A   ; None              ; 12.602 ns       ; A[2] ; LedC1    ;
; N/A   ; None              ; 12.581 ns       ; A[0] ; LedD2    ;
; N/A   ; None              ; 12.564 ns       ; A[1] ; LedG2    ;
; N/A   ; None              ; 12.441 ns       ; A[6] ; LedG2    ;
; N/A   ; None              ; 12.246 ns       ; A[1] ; LedC2    ;
; N/A   ; None              ; 12.036 ns       ; A[1] ; LedD2    ;
; N/A   ; None              ; 11.960 ns       ; A[2] ; LedC2    ;
; N/A   ; None              ; 11.565 ns       ; A[0] ; LedB2    ;
; N/A   ; None              ; 11.499 ns       ; A[6] ; LedC1    ;
; N/A   ; None              ; 11.416 ns       ; A[0] ; LedA2    ;
; N/A   ; None              ; 11.285 ns       ; A[0] ; LedF2    ;
; N/A   ; None              ; 11.265 ns       ; A[6] ; LedB1    ;
; N/A   ; None              ; 11.221 ns       ; A[1] ; LedE2    ;
; N/A   ; None              ; 11.040 ns       ; A[1] ; LedB1    ;
; N/A   ; None              ; 11.011 ns       ; A[6] ; LedD2    ;
; N/A   ; None              ; 11.008 ns       ; A[1] ; LedB2    ;
; N/A   ; None              ; 10.987 ns       ; A[2] ; LedE2    ;
; N/A   ; None              ; 10.947 ns       ; A[2] ; LedD2    ;
; N/A   ; None              ; 10.913 ns       ; A[1] ; LedA2    ;
; N/A   ; None              ; 10.857 ns       ; A[6] ; LedC2    ;
; N/A   ; None              ; 10.814 ns       ; A[2] ; LedB1    ;
; N/A   ; None              ; 10.774 ns       ; A[0] ; LedE2    ;
; N/A   ; None              ; 10.745 ns       ; A[1] ; LedF2    ;
; N/A   ; None              ; 10.625 ns       ; A[2] ; LedA2    ;
; N/A   ; None              ; 10.522 ns       ; A[2] ; LedF2    ;
; N/A   ; None              ; 10.465 ns       ; A[3] ; LedA1    ;
; N/A   ; None              ; 10.455 ns       ; A[3] ; LedG1    ;
; N/A   ; None              ; 10.455 ns       ; A[3] ; LedE1    ;
; N/A   ; None              ; 10.082 ns       ; A[6] ; LedE2    ;
; N/A   ; None              ; 9.910 ns        ; A[6] ; LedF2    ;
; N/A   ; None              ; 9.888 ns        ; A[6] ; LedA2    ;
; N/A   ; None              ; 9.826 ns        ; A[6] ; LedB2    ;
; N/A   ; None              ; 9.812 ns        ; A[6] ; LedF1    ;
; N/A   ; None              ; 9.811 ns        ; A[6] ; LedD1    ;
; N/A   ; None              ; 9.768 ns        ; A[4] ; LedA1    ;
; N/A   ; None              ; 9.758 ns        ; A[4] ; LedG1    ;
; N/A   ; None              ; 9.758 ns        ; A[4] ; LedE1    ;
; N/A   ; None              ; 9.748 ns        ; A[2] ; LedF1    ;
; N/A   ; None              ; 9.672 ns        ; A[2] ; LedD1    ;
; N/A   ; None              ; 9.506 ns        ; A[2] ; LedB2    ;
; N/A   ; None              ; 9.304 ns        ; A[4] ; LedG2    ;
; N/A   ; None              ; 9.073 ns        ; A[3] ; LedG2    ;
; N/A   ; None              ; 8.870 ns        ; A[5] ; Ledsinal ;
; N/A   ; None              ; 8.166 ns        ; A[3] ; LedD2    ;
; N/A   ; None              ; 8.147 ns        ; A[4] ; LedD2    ;
; N/A   ; None              ; 7.655 ns        ; A[3] ; LedC1    ;
; N/A   ; None              ; 7.508 ns        ; A[4] ; LedC1    ;
; N/A   ; None              ; 7.347 ns        ; A[3] ; LedE2    ;
; N/A   ; None              ; 7.343 ns        ; A[3] ; LedC2    ;
; N/A   ; None              ; 7.330 ns        ; A[4] ; LedE2    ;
; N/A   ; None              ; 7.323 ns        ; A[4] ; LedC2    ;
; N/A   ; None              ; 7.170 ns        ; A[3] ; LedB1    ;
; N/A   ; None              ; 7.132 ns        ; A[3] ; LedB2    ;
; N/A   ; None              ; 7.119 ns        ; A[4] ; LedB2    ;
; N/A   ; None              ; 7.007 ns        ; A[4] ; LedA2    ;
; N/A   ; None              ; 6.873 ns        ; A[3] ; LedF2    ;
; N/A   ; None              ; 6.118 ns        ; A[4] ; LedF1    ;
; N/A   ; None              ; 6.029 ns        ; A[3] ; LedA2    ;
; N/A   ; None              ; 5.998 ns        ; A[3] ; LedD1    ;
; N/A   ; None              ; 5.992 ns        ; A[4] ; LedD1    ;
; N/A   ; None              ; 5.860 ns        ; A[4] ; LedB1    ;
; N/A   ; None              ; 5.632 ns        ; A[4] ; LedF2    ;
+-------+-------------------+-----------------+------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
    Info: Processing started: Sun Nov 09 17:13:21 2014
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off DecoderSaida -c DecoderSaida --timing_analysis_only
Info: Longest tpd from source pin "A[6]" to destination pin "LedA1" is 14.560 ns
    Info: 1: + IC(0.000 ns) + CELL(0.840 ns) = 0.840 ns; Loc. = PIN_B16; Fanout = 10; PIN Node = 'A[6]'
    Info: 2: + IC(5.231 ns) + CELL(0.438 ns) = 6.509 ns; Loc. = LCCOMB_X45_Y49_N8; Fanout = 2; COMB Node = 'Decodficadordezenasfinal:inst|inst9~0'
    Info: 3: + IC(0.252 ns) + CELL(0.420 ns) = 7.181 ns; Loc. = LCCOMB_X45_Y49_N22; Fanout = 3; COMB Node = 'Decodficadordezenasfinal:inst|inst14~2'
    Info: 4: + IC(4.581 ns) + CELL(2.798 ns) = 14.560 ns; Loc. = PIN_AJ14; Fanout = 0; PIN Node = 'LedA1'
    Info: Total cell delay = 4.496 ns ( 30.88 % )
    Info: Total interconnect delay = 10.064 ns ( 69.12 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 0 warnings
    Info: Peak virtual memory: 173 megabytes
    Info: Processing ended: Sun Nov 09 17:13:22 2014
    Info: Elapsed time: 00:00:01
    Info: Total CPU time (on all processors): 00:00:01


